| Property |
Value |
| dbo:abstract
|
- Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路やの検証や、の設計にも使用されている。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、おおむねVerilogのスーパーセットである。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。 (ja)
- Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路やの検証や、の設計にも使用されている。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、おおむねVerilogのスーパーセットである。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。 (ja)
|
| dbo:latestReleaseVersion
| |
| dbo:wikiPageExternalLink
| |
| dbo:wikiPageID
| |
| dbo:wikiPageLength
|
- 18561 (xsd:nonNegativeInteger)
|
| dbo:wikiPageRevisionID
| |
| dbo:wikiPageWikiLink
| |
| prop-ja:fileExt
| |
| prop-ja:influenced
| |
| prop-ja:influencedBy
| |
| prop-ja:latestReleaseVersion
|
- 2.25109211E8 (dbd:second)
|
| prop-ja:license
|
- IEEE/IEC standard (ja)
- IEEE/IEC standard (ja)
|
| prop-ja:name
|
- Verilog (ja)
- Verilog (ja)
|
| prop-ja:paradigm
| |
| prop-ja:typing
|
- 弱い静的型付け (ja)
- 弱い静的型付け (ja)
|
| prop-ja:wikiPageUsesTemplate
| |
| dct:subject
| |
| rdf:type
| |
| rdfs:comment
|
- Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路やの検証や、の設計にも使用されている。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、おおむねVerilogのスーパーセットである。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。 (ja)
- Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路やの検証や、の設計にも使用されている。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、おおむねVerilogのスーパーセットである。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language」と呼ばれる標準になっている。 (ja)
|
| rdfs:label
|
- Verilog (ja)
- Verilog (ja)
|
| owl:sameAs
| |
| prov:wasDerivedFrom
| |
| foaf:isPrimaryTopicOf
| |
| foaf:name
|
- (ja)
- Verilog (ja)
- (ja)
- Verilog (ja)
|
| is dbo:wikiPageRedirects
of | |
| is dbo:wikiPageWikiLink
of | |
| is prop-ja:influencedBy
of | |
| is prop-ja:種別
of | |
| is owl:sameAs
of | |
| is foaf:primaryTopic
of | |
