eSi-RISCは変更可能なCPUアーキテクチャで、EnSilica によって開発された。現在、3種類の異なる実装(eSi-1600、eSi-3200、eSi-3250)が入手可能である。eSi-1600は16ビットのデータパスを持ち、eSi-3200とeSi 3250は32ビットのデータパスを持つ。これらのプロセッサはソフトIPコアであり、ASICとFPGAのいずれにも使うことができる。

Property Value
dbo:abstract
  • eSi-RISCは変更可能なCPUアーキテクチャで、EnSilica によって開発された。現在、3種類の異なる実装(eSi-1600、eSi-3200、eSi-3250)が入手可能である。eSi-1600は16ビットのデータパスを持ち、eSi-3200とeSi 3250は32ビットのデータパスを持つ。これらのプロセッサはソフトIPコアであり、ASICとFPGAのいずれにも使うことができる。 (ja)
  • eSi-RISCは変更可能なCPUアーキテクチャで、EnSilica によって開発された。現在、3種類の異なる実装(eSi-1600、eSi-3200、eSi-3250)が入手可能である。eSi-1600は16ビットのデータパスを持ち、eSi-3200とeSi 3250は32ビットのデータパスを持つ。これらのプロセッサはソフトIPコアであり、ASICとFPGAのいずれにも使うことができる。 (ja)
dbo:wikiPageExternalLink
dbo:wikiPageID
  • 1994123 (xsd:integer)
dbo:wikiPageLength
  • 1364 (xsd:nonNegativeInteger)
dbo:wikiPageRevisionID
  • 58712065 (xsd:integer)
dbo:wikiPageWikiLink
prop-ja:bits
  • 16 (xsd:integer)
prop-ja:branching
  • Compare and branch and condition code (ja)
  • Compare and branch and condition code (ja)
prop-ja:design
  • RISC (ja)
  • RISC (ja)
prop-ja:designer
prop-ja:encoding
  • 16 (xsd:integer)
prop-ja:endianness
  • ビッグまたはリトル (ja)
  • ビッグまたはリトル (ja)
prop-ja:extensions
  • ユーザ定義 (ja)
  • ユーザ定義 (ja)
prop-ja:gpr
  • 8 (xsd:integer)
prop-ja:introduced
  • 2009 (xsd:integer)
prop-ja:name
  • eSi-RISC (ja)
  • eSi-RISC (ja)
prop-ja:type
  • Register-Register (ja)
  • Register-Register (ja)
prop-ja:wikiPageUsesTemplate
dct:subject
rdfs:comment
  • eSi-RISCは変更可能なCPUアーキテクチャで、EnSilica によって開発された。現在、3種類の異なる実装(eSi-1600、eSi-3200、eSi-3250)が入手可能である。eSi-1600は16ビットのデータパスを持ち、eSi-3200とeSi 3250は32ビットのデータパスを持つ。これらのプロセッサはソフトIPコアであり、ASICとFPGAのいずれにも使うことができる。 (ja)
  • eSi-RISCは変更可能なCPUアーキテクチャで、EnSilica によって開発された。現在、3種類の異なる実装(eSi-1600、eSi-3200、eSi-3250)が入手可能である。eSi-1600は16ビットのデータパスを持ち、eSi-3200とeSi 3250は32ビットのデータパスを持つ。これらのプロセッサはソフトIPコアであり、ASICとFPGAのいずれにも使うことができる。 (ja)
rdfs:label
  • ESi-RISC (ja)
  • ESi-RISC (ja)
owl:sameAs
prov:wasDerivedFrom
foaf:isPrimaryTopicOf
is dbo:wikiPageWikiLink of
is owl:sameAs of
is foaf:primaryTopic of