Property |
Value |
dbo:abstract
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- Verilog-AMSは、アナログ回路とディジタル回路の混在した回路(いわゆるミックスドシグナル)の動作を定義するためのアナログおよびミックスドシグナル拡張(AMS)を含むVerilogハードウェア記述言語の派生語である。 (ja)
- Verilog-AMSは、アナログ回路とディジタル回路の混在した回路(いわゆるミックスドシグナル)の動作を定義するためのアナログおよびミックスドシグナル拡張(AMS)を含むVerilogハードウェア記述言語の派生語である。 (ja)
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dbo:wikiPageExternalLink
| |
dbo:wikiPageID
| |
dbo:wikiPageLength
|
- 5717 (xsd:nonNegativeInteger)
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dbo:wikiPageRevisionID
| |
dbo:wikiPageWikiLink
| |
prop-ja:fileExt
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prop-ja:influencedBy
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prop-ja:name
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- Verilog-AMS (ja)
- Verilog-AMS (ja)
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prop-ja:paradigm
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prop-ja:typing
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- 弱い静的型付け (ja)
- 弱い静的型付け (ja)
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prop-ja:wikiPageUsesTemplate
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dct:subject
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rdf:type
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rdfs:comment
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- Verilog-AMSは、アナログ回路とディジタル回路の混在した回路(いわゆるミックスドシグナル)の動作を定義するためのアナログおよびミックスドシグナル拡張(AMS)を含むVerilogハードウェア記述言語の派生語である。 (ja)
- Verilog-AMSは、アナログ回路とディジタル回路の混在した回路(いわゆるミックスドシグナル)の動作を定義するためのアナログおよびミックスドシグナル拡張(AMS)を含むVerilogハードウェア記述言語の派生語である。 (ja)
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rdfs:label
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- Verilog-AMS (ja)
- Verilog-AMS (ja)
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prov:wasDerivedFrom
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foaf:isPrimaryTopicOf
| |
foaf:name
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- (ja)
- Verilog-AMS (ja)
- (ja)
- Verilog-AMS (ja)
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is dbo:wikiPageWikiLink
of | |
is owl:sameAs
of | |
is foaf:primaryTopic
of | |